Verilog HDL语法请教module adder(cout,sum,a,b); //module name,port listoutput cout; //declationoutput sum;input a,b;wire cout,sum; //上面已经声明了,为什么这里还要声明.assign {cout,sum} = a + b;endmodule
来源:学生作业帮助网 编辑:作业帮 时间:2024/09/06 09:27:34
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Verilog HDL语法请教module adder(cout,sum,a,b); //module name,port listoutput cout; //declationoutput sum;input a,b;wire cout,sum; //上面已经声明了,为什么这里还要声明.assign {cout,sum} = a + b;endmodule
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