懂verilog HDL语言的来大家帮我看看这个三八译码器的程序,帮我找找哪里错了~module 38(A,B);input [2:0] A;output [7:0] B;reg [7:0] B;always@(B)begin case (a)3'b000:B = 8'b00000001;3'b001:B = 8'b00000010;3'b010:B = 8'b00000100;3
来源：学生作业帮助网 编辑：作业帮 时间：2024/11/15 07:38:59
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