本人菜鸟,有个verilog的条件赋值语句的问题,assign clk_out = (F_DIV == 1) clock :(F_DIV[0] (clk_p_r & clk_n_r) :clk_p_r);F_DIV[0]是什么意思?F_DIV[0]不是一直是0吗?所以就选择clk_p_r?F_DIV == 1又有什么意义?其中：reg
来源：学生作业帮助网 编辑：作业帮 时间：2024/09/09 09:01:12
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