本人菜鸟,有个verilog的条件赋值语句的问题,assign clk_out = (F_DIV == 1) clock :(F_DIV[0] (clk_p_r & clk_n_r) :clk_p_r);F_DIV[0]是什么意思?F_DIV[0]不是一直是0吗?所以就选择clk_p_r?F_DIV == 1又有什么意义?其中:reg
来源:学生作业帮助网 编辑:作业帮 时间:2024/09/09 09:01:12
xSn@YUA, 6U@7UhJJȤY[SB8MV2̌U~3HK+nGwι>p6BmMwsel|OȩLjYCk({'kTrdml2/6E.0=FIdڜ|!FOTHy*gQ{e(VDR?Ҳ+rQʴ~+TA45ãrNZr"~&>c> _> B(+R+O3)9