作业帮verilog中b[a-:a就是一个变量.主要想对一个数的动态位数进行赋值,例如a[j:j-1]=XXX(错的,就是举个例子)
来源：学生作业帮助网 编辑：作业帮 时间：2024/11/06 02:00:49
![verilog中b[a-:a就是一个变量.主要想对一个数的动态位数进行赋值,例如a[j:j-1]=XXX(错的,就是举个例子)](/uploads/image/z/12358993-49-3.jpg?t=verilog%E4%B8%ADb%5Ba-%3Aa%E5%B0%B1%E6%98%AF%E4%B8%80%E4%B8%AA%E5%8F%98%E9%87%8F.%E4%B8%BB%E8%A6%81%E6%83%B3%E5%AF%B9%E4%B8%80%E4%B8%AA%E6%95%B0%E7%9A%84%E5%8A%A8%E6%80%81%E4%BD%8D%E6%95%B0%E8%BF%9B%E8%A1%8C%E8%B5%8B%E5%80%BC%2C%E4%BE%8B%E5%A6%82a%5Bj%3Aj-1%5D%3DXXX%28%E9%94%99%E7%9A%84%2C%E5%B0%B1%E6%98%AF%E4%B8%BE%E4%B8%AA%E4%BE%8B%E5%AD%90%29)
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verilog中b[a-:a就是一个变量.主要想对一个数的动态位数进行赋值,例如a[j:j-1]=XXX(错的,就是举个例子)
verilog中b[a-:
a就是一个变量.
主要想对一个数的动态位数进行赋值,例如a[j:j-1]=XXX(错的,就是举个例子)
verilog中b[a-:a就是一个变量.主要想对一个数的动态位数进行赋值,例如a[j:j-1]=XXX(错的,就是举个例子)
比如定义reg [7:0] a;
a[7 -:2]就表示a[7:6]
通常写a[MSB:LSB] 这里的MSB和LSB都要求是常数（或常数表达式）
而如果写a[BASE :- WIDTH]或a[BASE +:WIDTH]则允许BASE改变（但WIDTH仍需为常数）
应当写成a[j -:1]=XXX
这些在verilog语法标准里都写着呢 可以看5.2.1小节