2、指出下面VHDL程序中错误的地方并改正.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2 PORT(a,b:IN BIT;Y:OUT STD_LOGIC;);END;ARCHITECTURE xor2_2 of a ISBEGIN SIGNAL comb:STD_LOGIC_VECTOR(1 DOWNTO 0);PROCESSBEGINComb :=a & c;CASE c
来源:学生作业帮助网 编辑:作业帮 时间:2024/07/28 19:52:30
![2、指出下面VHDL程序中错误的地方并改正.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2 PORT(a,b:IN BIT;Y:OUT STD_LOGIC;);END;ARCHITECTURE xor2_2 of a ISBEGIN SIGNAL comb:STD_LOGIC_VECTOR(1 DOWNTO 0);PROCESSBEGINComb :=a & c;CASE c](/uploads/image/z/12454497-9-7.jpg?t=2%E3%80%81%E6%8C%87%E5%87%BA%E4%B8%8B%E9%9D%A2VHDL%E7%A8%8B%E5%BA%8F%E4%B8%AD%E9%94%99%E8%AF%AF%E7%9A%84%E5%9C%B0%E6%96%B9%E5%B9%B6%E6%94%B9%E6%AD%A3.LIBRARY+IEEE%3BUSE+IEEE.STD_LOGIC_1164.ALL%3BENTITY+xor2+PORT%28a%2Cb%3AIN+BIT%3BY%3AOUT+STD_LOGIC%3B%29%3BEND%3BARCHITECTURE+xor2_2+of+a+ISBEGIN+SIGNAL+comb%3ASTD_LOGIC_VECTOR%281+DOWNTO+0%29%3BPROCESSBEGINComb+%3A%3Da+%26+c%3BCASE+c)
2、指出下面VHDL程序中错误的地方并改正.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2 PORT(a,b:IN BIT;Y:OUT STD_LOGIC;);END;ARCHITECTURE xor2_2 of a ISBEGIN SIGNAL comb:STD_LOGIC_VECTOR(1 DOWNTO 0);PROCESSBEGINComb :=a & c;CASE c
2、指出下面VHDL程序中错误的地方并改正.
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xor2
PORT(a,b:IN BIT;
Y:OUT STD_LOGIC;);
END;
ARCHITECTURE xor2_2 of a IS
BEGIN
SIGNAL comb:STD_LOGIC_VECTOR(1 DOWNTO 0);
PROCESS
BEGIN
Comb :=a & c;
CASE comb IS
WHEN "00"=>yyyyY
2、指出下面VHDL程序中错误的地方并改正.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2 PORT(a,b:IN BIT;Y:OUT STD_LOGIC;);END;ARCHITECTURE xor2_2 of a ISBEGIN SIGNAL comb:STD_LOGIC_VECTOR(1 DOWNTO 0);PROCESSBEGINComb :=a & c;CASE c
上楼那哥们有几处写出了,我就在他修改的基础上,再作一番修改(我修改的注释用//表示)
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xor2 ---少了个is
PORT(a,b:IN BIT;
Y:OUT STD_LOGIC;); //std_logic后面不得有';'因为他是port定义的最后一个///最后一个分号应该放在括号外,正确格式Y:OUT STD_LOGIC);
END; ///良好的编程习惯,最好加上结束的实体名(即END XOR2)
ARCHITECTURE xor2_2 of a IS ///////of的后面不能跟a要跟实体名(即xor2)
BEGIN --BEGIN应该在SIGNAL的下面
SIGNAL comb:STD_LOGIC_VECTOR(1 DOWNTO 0);
PROCESS --没有输入敏感信号
BEGIN
Comb :=a & c; ---Comb 是信号赋值应该用yyyyY