verilog变量reg和wire问题module FADD(A,B,Cin,Sum,Cout);input A,B,Cin;output Sum,Cout;...endmodulemodule Test;...FADD M(C1,C2,C3,C4,C5);...endmodule答案是Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)能举个例子说明下么,百度知道那

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verilog变量reg和wire问题
module FADD(A,B,Cin,Sum,Cout);
input A,B,Cin;
output Sum,Cout;
...
endmodule
module Test;
...
FADD M(C1,C2,C3,C4,C5);
...
endmodule
答案是Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)
能举个例子说明下么,百度知道那个说得不清楚c3是对应Cin的,怎么一个只能wire另一个两个都可以

verilog变量reg和wire问题module FADD(A,B,Cin,Sum,Cout);input A,B,Cin;output Sum,Cout;...endmodulemodule Test;...FADD M(C1,C2,C3,C4,C5);...endmodule答案是Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)能举个例子说明下么,百度知道那
verilog里一般不声明输出类型的话 默认是wire型的
如果你想在输出处寄存一下：比如使用always语句,则必须声明为reg类型
wire是线网,就是相当于实际中的连接线,你想assign的话就是直接连接,就是用wire型,他的值是随时变化的.比如你想寄存一下,让他在时钟边沿才变化就需要reg类型了
你的问题应该是主要讨论下wire型和reg型的应用区别吧
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