关于verilog语法在alwys中可以再用always吗?在function中可以使用always吗?

关于verilog语法在alwys中可以再用always吗?在function中可以使用always吗? 在verilog中@ (*) 在Verilog语言中#是什么意思? verilog中 为什么在verilog中要定义wire? [2:0]在verilog语言中是什么意思 verilog 语言中 c verilog中a verilog中a 在Verilog中D=#7{A,B, &在Verilog中的含义 问个verilog语法问题,temp_x verilog verilog语言中,语句O verilog中同或符号 verilog中&符号是什么意思?buffer verilog中a+:b是什么意思 请问：在Verilog HDL中reg[3:0],vga=4'b0001分别是什么意思?