verilog 中取非和取反有什么区别,为什么要用两种符号

verilog 中取非和取反有什么区别,为什么要用两种符号 verilog中reg[2:-3] 另外和 reg[5:0]有什么区别?初学者 verilog中做乘法运算,直接用乘号“*”实现,和用乘法器（模块）有什么区别,区别大吗? verilog语言中任务和函数的区别 verilog 里面,always和always@(*)有区别吗? verilog 中always语句always @(a or b or c)和always @(a ,b,c) 有什么区别吗? 请教一个Verilog语法问题,关于符号“./”的作用?请问下面这两条语句有什么区别：readmemh(file1.dat,data_mem) 和 readmemh(./file1.dat,data_mem)./ 有什么作用? assign在verilog里是什么意思?reg a;assign a=20'a10;和reg a;a=20'a10;有什么区别?初学者~请多多指教~ verilog 同步清零和异步清零（置数）verilog描述上的区别 verilog中的^表示什么意思? VHDL和Verilog HDL有什么不同?如果想学学哪个比较好? verilog 按位 归约 操作符 有什么区别?怎么书上写的都是一样的符号? verilog HDL 与VHDL有什么差别? verilog语言中的@什么意思 verilog语言中的@什么意思如 @（posedge clock）； Verilog中 什么是过程语句,有点晕,有什么区别啊书上说任务调用语句是过程性语句,那么always是什么语句啊? 擦,尽量说得详细点,Verilog中 算术左移/右移 与 逻辑左移/右移 到底有什么区别?各举个例子,感激不尽. verilog中等号左边与右边的#有什么不同