verilog 中编译错误:port must be connected to a structural net expressionmodule counter8(clk,clr,te,le,a,tf);input clk,te,le,clr;input [7:0] a;output [7:0] tf;reg [7:0] tf,th;regth u1(le,a,th);count u2(clk,clr,te,th,tf);endmodulemodule regth(le
来源:学生作业帮助网 编辑:作业帮 时间:2024/10/08 18:14:54
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