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来源:学生作业帮助网 编辑:作业帮 时间:2024/07/18 14:09:06
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Verilog设计 line 175 expecting ':',found ';'是什么错,
3'b111:
if(opcode_4 ==SKZ && zero_4==1)
begin
{inc_pc_4,load_acc_4,load_pc_4,rd_4}

Verilog设计 line 175 expecting ':',found ';'是什么错,3'b111:if(opcode_4 ==SKZ && zero_4==1)begin{inc_pc_4,load_acc_4,load_pc_4,rd_4}
3'b111 后面缺了个begin 所以最后的那个end没法匹配到内容
换句话说,begin end所形成的配对关系已经打乱了你想得到的程序结构