作业帮verilog生成块有什么特殊的意义吗我觉得generate-endgenerate完全可以用begin-end来代替呀!
来源：学生作业帮助网 编辑：作业帮 时间：2024/10/05 02:17:39
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verilog生成块有什么特殊的意义吗
我觉得generate-endgenerate完全可以用begin-end来代替呀!
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说白了,就是化繁为简用的,if_else还能用与或非代替呢···
用来简化代码（不是简化电路）效果还是很好的,比如你需要例化几十的模块,这个就很有用了.
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verilog生成块 这个问题以前有网友问过了 我只是复制了一下他的问题 看了VERILOG的生成块那一节,没怎么看懂,然后上网搜了一下生成块的问题,结果搜出来一个人问的东西,但没人解答,//错误的
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