作业帮verilog中这句是什么意思啊?(|mid_data[3:1])其中的“|”在这里指什么意思?
来源：学生作业帮助网 编辑：作业帮 时间：2024/07/01 14:07:12
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verilog中这句是什么意思啊?(|mid_data[3:1])其中的“|”在这里指什么意思?
verilog中这句是什么意思啊?(|mid_data[3:1])其中的“|”在这里指什么意思?
mid_data[3:1]中的3位数据有一位为1该表达式 (|mid_data[3:1])就为1,!(|mid_data[3:1])为0
也即是mid_data[3:1] == 3‘b000时!(|mid_data[3:1])为1,其他值都为0
"|"按位取或,得到逻辑值0或是1
一楼是对的，mid_data[3:1]这3位数据中有一位为1该表达式就为真。
缩减运算符
如：|1011 = 1 | 0 | 1 | 1 = 1
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