verilog如何表示缺省的数字呢?比如case({op,funct,rt}){BEQ_op,6'bxxxxxx,5'bxxxxx}:ALUCode=alu_beq;{BNE_op,6'bxxxxxx,5'bxxxxx}:ALUCode=alu_bne;我想表示当funct和rt为任意值时,只要op=BEQ_op,则ALUCode=alu_beq.如何表示缺省的fu
来源:学生作业帮助网 编辑:作业帮 时间:2024/11/23 17:18:43
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