verilog case如case({bit2,bit1,bit0})3'b001:begin.end3'b010:begin...end3'b100:begin...enddefault:endcase和 case(1'b1)bit0:begin.endbit1:begin...endbit2:begin...enddefault:endcase在综合过程中,使用哪种比较好?前者综合后面积大,
来源:学生作业帮助网 编辑:作业帮 时间:2024/11/15 06:51:49
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