verilog case如case({bit2,bit1,bit0})3'b001:begin.end3'b010:begin...end3'b100:begin...enddefault:endcase和 case(1'b1)bit0:begin.endbit1:begin...endbit2:begin...enddefault:endcase在综合过程中,使用哪种比较好?前者综合后面积大,

来源:学生作业帮助网 编辑:作业帮 时间:2024/11/30 12:22:34
verilog case如case({bit2,bit1,bit0})3'b001:begin.end3'b010:begin...end3'b100:begin...enddefault:endcase和 case(1'b1)bit0:begin.endbit1:begin...endbit2:begin...enddefault:endcase在综合过程中,使用哪种比较好?前者综合后面积大,
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verilog case
如case({bit2,bit1,bit0})
3'b001:begin
.
end
3'b010:begin
...
end
3'b100:begin
...
end
default:
endcase
和 case(1'b1)
bit0:begin
.
end
bit1:begin
...
end
bit2:begin
...
end
default:
endcase
在综合过程中,使用哪种比较好?
前者综合后面积大,而后者综合后面积小

verilog case如case({bit2,bit1,bit0})3'b001:begin.end3'b010:begin...end3'b100:begin...enddefault:endcase和 case(1'b1)bit0:begin.endbit1:begin...endbit2:begin...enddefault:endcase在综合过程中,使用哪种比较好?前者综合后面积大,
我从没有见过第2种写法
请使用第一种用法,另外,写case的时候 千万要写 default,即使你条件写满了 也要写default,避免产生latch
coding rule 是很死的东西,要遵守,就像遵守法律一样
可参考 huawei coding rule

前一种 好