verilog语言quartus功能仿真,计数错误!请问我用quartus功能仿真,输入波形加上overwrite clock作为计数脉冲,为什么计数输出值会缺少几个数,会,0计到7直接到10,每8个数缺两个?这个计数条件一直满足!mo
来源:学生作业帮助网 编辑:作业帮 时间:2024/07/14 20:26:34
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verilog语言quartus功能仿真,计数错误!请问我用quartus功能仿真,输入波形加上overwrite clock作为计数脉冲,为什么计数输出值会缺少几个数,会,0计到7直接到10,每8个数缺两个?这个计数条件一直满足!mo
verilog语言quartus功能仿真,计数错误!
请问我用quartus功能仿真,输入波形加上overwrite clock作为计数脉冲,为什么计数输出值会缺少几个数,会,0计到7直接到10,每8个数缺两个?这个计数条件一直满足!
module period (votage,clk,Tt,Enable_Tt);
input votage,clk;
output [15:0] Tt;
output Enable_Tt;
reg [15:0] Tt;
reg [15:0] Tt_temp;
reg [15:0] Tt_temp2;
reg [15:0] Tt_temp3;
reg Enable_Tt;
parameter
Tt_delay=100;
initial
\x05begin
\x05\x05Tt=0;
\x05\x05Tt_temp=0;
\x05\x05Tt_temp2=0;
\x05\x05Tt_temp3=0;
\x05\x05Enable_Tt=0;
\x05end
\x05
always @(posedge clk)
\x05if(!votage)
\x05\x05begin
\x05\x05\x05Tt_temp=Tt_temp+1;
\x05\x05\x05Tt=Tt_temp;
\x05\x05\x05Enable_Tt=0;
\x05\x05\x05Tt_temp2=0;
\x05\x05end
\x05else
\x05begin
\x05\x05Tt_temp2=Tt_temp2+1;
\x05\x05Tt_temp3=Tt_temp2;
\x05if(Tt_temp3>Tt_delay)
\x05\x05begin
\x05\x05\x05Tt_temp2=0;
\x05\x05\x05Tt_temp=0;
\x05\x05\x05Enable_Tt=1;
\x05\x05end
\x05\x05
\x05else
\x05 begin
\x05 Tt_temp3=0;
\x05 end
\x05 \x05
\x05end
endmodule
verilog语言quartus功能仿真,计数错误!请问我用quartus功能仿真,输入波形加上overwrite clock作为计数脉冲,为什么计数输出值会缺少几个数,会,0计到7直接到10,每8个数缺两个?这个计数条件一直满足!mo
你的CLK有问题吧.把代码贴出来看看.