VHDL语言里的一些概念问题signal x: std_logic_vector(15 downto 0);signal y: std_logic_vector(7 downto 0);请问这里为什么都要用downto?x(0 to 15)有什么不一样的吗?这里x'left=15, x'high=15.这两种属性有什么区别
来源:学生作业帮助网 编辑:作业帮 时间:2024/07/08 21:55:27
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VHDL语言里的一些概念问题signal x: std_logic_vector(15 downto 0);signal y: std_logic_vector(7 downto 0);请问这里为什么都要用downto?x(0 to 15)有什么不一样的吗?这里x'left=15, x'high=15.这两种属性有什么区别
VHDL语言里的一些概念问题
signal x: std_logic_vector(15 downto 0);
signal y: std_logic_vector(7 downto 0);
请问这里为什么都要用downto?x(0 to 15)有什么不一样的吗?
这里x'left=15, x'high=15.这两种属性有什么区别吗?
x <= (y'range => '1', others => '0');
这里的y'range等于多少?
这样的赋值之后,x的值应该是多少?为什么?
答案说x的值为x"00ff".请问数字前面的x是什么意思?
VHDL语言里的一些概念问题signal x: std_logic_vector(15 downto 0);signal y: std_logic_vector(7 downto 0);请问这里为什么都要用downto?x(0 to 15)有什么不一样的吗?这里x'left=15, x'high=15.这两种属性有什么区别
理论上两种写法都可以 但是几乎都用downto 大家都比较习惯高位在左的写法
不同的写法影响赋值语句和属性 x(1 downto 0)
VHDL语言里的一些概念问题signal x: std_logic_vector(15 downto 0);signal y: std_logic_vector(7 downto 0);请问这里为什么都要用downto?x(0 to 15)有什么不一样的吗?这里x'left=15, x'high=15.这两种属性有什么区别
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